Stress-Related Local Layout Effects in FinFET Devices

Semiconductor devices are scaling into the nanometer regime. Managing variability in this context is now a critical challenge for ensuring performance, reliability, and yield. One of the most significant, and often underappreciated, sources of variability in FinFET technologies is mechanical stress induced by Local Layout Effects (LLEs). These effects arise from the physical configuration of nearby structures and can significantly alter carrier mobility and transistor behavior. This thesis presents a novel and comprehensive methodology to isolate, characterize, and model stress-related LLEs in advanced FinFET nodes. A high-density test chip, fabricated using a commercial 7nm FinFET process, integrates over 30,000 devices across a wide range of layout configurations. Electrical measurements from this chip are used to calibrate a 3D Technology Computer-Aided Design (TCAD) model that accurately predicts stress-induced performance variations. The model incorporates detailed process assumptions, including epitaxial growth, gate stack deposition, and thermal steps, and accounts for the anisotropic stress response of silicon and silicon-germanium materials. Key findings reveal that p-type devices are particularly sensitive to stress perturbations, with performance variations exceeding 10% near certain layout features. N-type devices, while generally less sensitive, may exhibit complex behavior due to the interplay of all stress orthogonal components. Beyond characterization, the model enables predictive evaluation of process innovations, including gate cut strategies, spacer deposition methods, and thermal effects. While it does not simulate full wafer-scale variability, it can incorporate localized process variability due to wafer gradients (e.g., deposition thickness, lithographic Critical Dimension variation, mask misalignment) to assess their impact on device behavior. Overall, this work delivers a predictive, scalable, and experimentally validated framework for analyzing stress-related LLEs in FinFET technologies. It provides actionable insights for Design-Technology Co-Optimization (DTCO), Process Design Kit (PDK) development, and process optimization in advanced CMOS technologies. These contributions are directly applicable to industrial semiconductor design workflows, enabling early-stage layout decisions that mitigate stress-induced variability. The methodology supports both product-level DTCO and foundry-level process tuning, particularly in the context of 7nm and more advanced FinFET nodes

I dispositivi a semiconduttore stanno raggiungendo dimensioni dell’ordine dei nanometri, rendendo la gestione della variabilita’ un aspetto cruciale per garantire prestazioni, affidabilita’ e resa produttiva. Tra le principali fonti di variabilita’ nelle tecnologie FinFET, spesso sottovalutate, vi sono gli effetti meccanici indotti dalla configurazione locale del layout, noti come Local Layout Effects (LLEs). Il lavoro sviluppa una metodologia sperimentale e un modello di simulazione per analizzare gli effetti di layout locale indotti da stress meccanico in dispositivi FinFET in nodi avanzati. E’ stato progettato e fabbricato un chip di test ad alta densita’, realizzato con un processo commerciale FinFET a 7nm, che integra oltre 30.000 dispositivi distribuiti su un’ampia varieta’ di configurazioni di layout. Le misure elettriche ottenute da questo chip sono state utilizzate per calibrare un modello tridimensionale TCAD in grado di prevedere con precisione le variazioni prestazionali indotte dallo stress. Il modello incorpora assunzioni dettagliate sul processo, tra cui crescita epitassiale, deposizione dello stack di gate e trattamenti termici, tenendo conto della risposta anisotropa allo stress dei materiali in silicio e silicio-germanio. I risultati evidenziano una particolare sensibilita’ dei dispositivi di tipo P alle perturbazioni da stress, con variazioni prestazionali superiori al 10% in prossimita’ di specifici elementi di layout. I dispositivi di tipo N, sebbene generalmente meno sensibili, mostrano comportamenti complessi dovuti all’interazione tra le componenti ortogonali dello stress. Oltre alla caratterizzazione, il modello consente valutazioni predittive di innovazioni tecnologiche, incluse strategie di gate cut, metodi di deposizione degli spacer di gate e impatti termici. Sebbene non simuli la variabilita’ a livello di intero wafer, il modello integra la possibilta’ di simulare variabilita’ locali dovute a gradienti di processo (es. spessore di deposizione, variazioni litografiche di CD, disallineamenti di maschera), permettendo di valutarne l’impatto sul comportamento dei dispositivi. Nel complesso, questo lavoro fornisce un framework predittivo, scalabile e validato sperimentalmente per l’analisi degli LLEs legati allo stress nelle tecnologie FinFET. I risultati ottenuti offrono spunti concreti per l’ottimizzazione del DTCO (Design-Technology Co-Optimization), lo sviluppo dei PDK (Process Design Kit) e il miglioramento dei processi nelle tecnologie CMOS avanzate. Il contributo di questo studio e’ direttamente applicabile ai sistemi industriali per la progettazione di semiconduttori e circuiti integrati, consentendo sin dalle fasi iniziali di ottimizzare il design per mitigare la variabilita’ indotta dallo stress. La metodologia supporta sia la co-ottimizzazione tra progettazione e tecnologia a livello di prodotto (DTCO), sia la messa a punto dei processi a livello di fonderia, in particolare nel contesto dei nodi FinFET a 7nm e piu’ avanzati